array(2) { ["lab"]=> string(4) "1537" ["publication"]=> string(5) "14898" } Evaluation of PLL Layouts based on Transistor Array-style - 河科大电子系 IC课题组 | LabXing

河科大电子系 IC课题组

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大学 河南科技大学 / 电气工程学院
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Evaluation of PLL Layouts based on Transistor Array-style

2016
会议 The 20th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI2016)
  • Kyoto, Japan
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